Florian NEVEU soutient sa thèse (INSA) le 11/12/2015 à10h - Amphithéâtre Polytech (ex ISTIL)
Titre : Design and implementation of high frequency 3D DC‐DC converter
Jury :
- Rapporteurs : Aleksandar PRODIC, Bernhard WICHT
- Directeur de thèse : Bruno ALLARD - Co-encadrant : Christian MARTIN
- Examinateurs : José COBOS, Marc COUSINEAU, Yves LEMBEYE, Cian O’MATHUNA
L’amphithéâtre Polytech (ex ISTIL) est situé 15 Boulevard André Latarget, à la Doua (Villeurbanne)
Résumé :
L’intégration ultime de convertisseurs à découpage repose sur deux axes de recherche. Le premier axe est de développer les convertisseurs à capacités commutées. Cette approche est compatible avec une intégration totale sur silicium, mais reste limitée en terme de densité de puissance si la charge requiert une importante puissance. Le second axe est l’utilisation de convertisseurs à inductances, qui pâtissent d’imposants composants passifs. Une augmentation de la fréquence de découpage permet de réduire les valeurs des composants passifs requis. Cependant une augmentation de la fréquence implique de fait une augmentation des pertes par commutation, ce qui est contrebalancé par l’utilisation d’une technologie de fabrication plus avancée. Ces technologies plus avancées souffrent quant à elles de limitations au niveau de leur tension d’utilisation.
Convertir une tension de 3,3V vers une tension comprise entre 0,6V et 1,2V apparait donc comme un objectif ambitieux pour un convertisseur inductif, particulièrement dans le cas où les objectifs de taille minimale et de rendement supérieur à +90 % sont vises. Un assemblage 3D des composants actifs et passifs permet de minimiser la surface effective du convertisseur. Un fonctionnement à haute fréquence est aussi considéré, ce qui permet de réduire autant que possible les valeurs requises pour les composants passifs.
Dans le contexte de l’alimentation « on-chip », la technologie silicium est contrainte par la charge, c’est-à-dire les fonctions numériques. Une technologie 40 nm CMOS de type « bulk » est choisie comme cas d’étude pour une tension d’entrée de 3,3 V. Les transistors 3,3 V présentent une figure de mérite QGG.RDSON médiocre, les transistors 1,2 V sont donc sélectionnés. Ce choix permet en outre de présenter une meilleure compatibilité avec une future intégration sur puce. Une structure cascode utilisant trois transistors en série est étudiée est confrontée à une structure standard à travers des simulations et mesures.
Une fréquence de travail de +100MHz est choisie. La technologie 40nm propose des capacités MOM et MOS qui affichent des densités trop faibles pour assurer un découplage suffisant. Une technologie de capacités en tranchées est sélectionnée, et fabriquée sur une puce séparée qui servira d’interposeur et recevra la puce active ainsi de les inductances. Les inductances doivent être elles aussi fabriquées de manière intégrée afin de limiter leur impact sur la surface du convertisseur.
Ce travail fournit un objet contenant un convertisseur de type Buck à une phase, avec la puce active retournée (technique « flip-chip ») sur l’interposeur capacitif, sur lequel une petite inductance est rapportée. Le démonstrateur une phase est compatible pour une démonstration à phases couplées. Les configurations standard et cascode sont comparées expérimentalement aux fréquences de 100 MHz et 200 MHz.
La conception de la puce active est l’élément central de ce travail, l’interposeur capacitif étant fabriqué par IPDiA et les inductances par Tyndall National Institute. L’assemblage des différents sous-éléments est réalisé via des procédés industriels. Un important ensemble de mesures ont été réalisées, montrant les performances du convertisseur DC-DC délivré, ainsi que ses limitations. Un rendement pic de 91,5 % à la fréquence de 100 MHz a été démontré.
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